노트북 배터리 보호회로 리셋 - noteubug baeteoli bohohoelo lises

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Abstract

본 발명은 배터리 보호회로 및 이의 제어방법에 관한 것으로, 배터리의 충전 및 방전을 제어하는 배터리 관리부와, 배터리 관리부의 리셋 동작을 제어하는 리셋 제어회로를 포함하며, 배터리 관리부는, 리셋 여부를 결정하는 제1 전압이 인가되는 리셋 단자와, 배터리 관리부의 리셋의 방지 여부를 결정하는 제2 전압이 인가되는 리셋 방지 단자를 포함하며, 리셋 제어회로는 리셋 단자와 리셋 방지 단자 사이에 연결되어 제1 전압의 리셋 방지 단자로의 인가를 제어하는, 배터리 보호회로를 제공하여 의도하지 않은 배터리 관리부의 리셋 동작을 방지할 수 있게 된다.

Description

배터리 보호회로, 및 이의 제어방법{Battery protection circuit and controlling method thereof}

본 발명은 배터리 보호회로 및 이의 제어방법에 관한 것이다.

휴대용 전자기기, 예를 들어 휴대폰, 디지털 카메라, 노트북 등이 널리 사용됨에 따라서 이들 휴대용 전자기기를 동작시키기 위한 전원을 공급하는 배터리에 대한 개발이 활발히 이루어지고 있다.

배터리는 배터리의 충전 및 방전을 제어하는 보호회로와 함께 배터리 팩 형태로 제공된다. 배터리 팩은 충전 또는 방전 과정에서 배터리나 보호회로에 이상이 발생할 수 있으며, 따라서 보호회로는 배터리의 충전 및 방전을 안정적으로 제어하기 위하여 다양한 장치를 마련하고 있다.

본 발명이 해결하고자 하는 기술적 과제는 의도하지 않은 배터리 관리부의 리셋 동작을 방지할 수 있는 배터리 보호회로 및 이의 제어방법을 제공하는 데 있다.

상기 기술적 과제를 해결하기 위하여, 본 발명의 일 측면에 의하면, 배터리의 충전 및 방전을 제어하는 배터리 관리부와, 배터리 관리부의 리셋 동작을 제어하는 리셋 제어회로를 포함하며, 배터리 관리부는, 리셋 여부를 결정하는 제1 전압이 인가되는 리셋 단자와, 배터리 관리부의 리셋의 방지 여부를 결정하는 제2 전압이 인가되는 리셋 방지 단자를 포함하며, 리셋 제어회로는 리셋 단자와 리셋 방지 단자 사이에 연결되어 제1 전압의 리셋 방지 단자로의 인가를 제어하는, 배터리 보호회로를 제공한다.

이러한 본 실시 예의 다른 특징에 의하면, 리셋 제어회로는 배터리 관리부가 정상 상태일 때, 리셋 단자와 리셋 방지 단자를 연결할 수 있다.

본 실시 예의 또 다른 특징에 의하면, 리셋 제어회로는, 리셋 단자에 연결되는 제1 전극, 리셋 방지 단자에 연결되는 제2 전극, 및 제어 전극을 포함하는 제1 트랜지스터와, 제1 트랜지스터의 제어 전극에 연결되는 제1 전극, 그라운드에 연결되는 제2 전극, 및 리셋 제어신호가 인가되는 제어 전극,을 포함하는 제2 트랜지스터를 포함할 수 있다.

본 실시 예의 또 다른 특징에 의하면, 배터리 관리부는 리셋 제어신호를 출력하는 리셋 제어단자를 더 포함하며, 리셋 제어단자는 제2 트랜지스터의 제어 전극과 연결될 수 있다.

본 실시 예의 또 다른 특징에 의하면, 제1 트랜지스터는 PMOS 트랜지스터이며, 제2 트랜지스터는 NMOS 트랜지스터일 수 있다.

본 실시 예의 또 다른 특징에 의하면, 배터리 관리부는, 배터리 관리부가 정상 상태일 때, 리셋 제어신호로서 하이 레벨 논리 신호를 생성하고, 배터리 관리부가 비정상 상태일 때, 리셋 제어신호로서 로우 레벨 논리 신호를 생성할 수 있다.

상기 기술적 과제를 해결하기 위하여, 본 발명의 다른 측면에 의하면, 배터리의 충전 및 방전을 제어하는 배터리 관리부와, 배터리 관리부의 리셋 동작을 제어하는 리셋 제어회로를 포함하며, 배터리 관리부는, 배터리 관리부의 리셋의 방지 여부를 결정하는 제1 전압이 인가되는 리셋 방지 단자와, 배터리 관리부의 리셋을 제어하는 리셋 제어신호를 출력하는 리셋 제어단자를 포함하며, 리셋 제어회로는 리셋 제어신호에 따라서 리셋 방지 단자로의 전압 인가를 제어하는, 배터리 보호회로를 제공한다.

이러한 본 실시 예의 다른 특징에 의하면, 배터리 관리부는 리셋 여부를 결정하는 제2 전압이 인가되는 리셋 단자를 더 포함하며, 리셋 제어회로는 리셋 제어신호에 따라서 제2 전압의 리셋 방지 단자로의 인가를 제어할 수 있다.

본 실시 예의 또 다른 특징에 의하면, 리셋 제어회로는, 리셋 단자에 연결되는 제1 전극, 리셋 방지 단자에 연결되는 제2 전극, 및 제어 전극,을 포함하는 제1 트랜지스터와, 제1 트랜지스터의 제어 전극에 연결되는 제1 전극, 그라운드에 연결되는 제2 전극, 및 리셋 제어단자와 연결되는 제어 전극,을 포함하는 제2 트랜지스터;를 포함할 수 있다.

본 실시 예의 또 다른 특징에 의하면, 제1 트랜지스터는 PMOS 트랜지스터이며, 제2 트랜지스터는 NMOS 트랜지스터일 수 있다.

본 실시 예의 또 다른 특징에 의하면, 배터리 관리부는, 배터리 관리부가 정상 상태일 때, 리셋 제어신호로서 하이 레벨 논리 신호를 생성하고, 배터리 관리부가 비정상 상태일 때, 리셋 제어신호로서 로우 레벨 논리 신호를 생성할 수 있다.

상기 기술적 과제를 해결하기 위하여, 본 발명의 다른 측면에 의하면, 배터리의 충전 및 방전을 제어하는 배터리 관리부와, 배터리 관리부의 리셋 동작을 제어하는 리셋 제어회로를 포함하는 배터리 보호회로의 제어방법으로서, 배터리 관리부가 정상 상태일 때, 배터리 관리부에 인가되어 리셋 여부를 결정하데 사용되는 제1 전압을, 리셋 제어회로를 통하여 배터리 관리부의 리셋을 방지하는 리셋 방지 단자에 인가하는, 배터리 보호회로의 제어방법을 제공한다.

이러한 본 실시 예의 다른 특징에 의하면, 배터리 관리부가 비정상 상태일 때, 리셋 제어회로는 리셋 방지 단자로 인가되는 제1 전압을 차단할 수 있다.

본 실시 예의 또 다른 특징에 의하면, 배터리 관리부는 배터리로부터 외부로 전력을 방전하는 방전 경로를 차단할 수 있다.

상기와 같은 구성에 의하여, 의도하지 않은 배터리 관리부의 리셋 동작을 방지할 수 있는 배터리 보호회로 및 이의 제어방법을 제공할 수 있게 된다.

도 1은 본 발명의 일 실시 예에 따른 배터리 팩의 구성을 나타내는 블록도이다.
도 2는 도 1의 배터리 팩을 구체적으로 도시한 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 배터리 보호회로의 동작을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 다른 실시 예에 따른 배터리 보호회로의 동작을 개략적으로 나타낸 도면이다.
도 5는 본 발명의 일 실시 예에 따른 배터리 보호회로의 제어방법을 나타내는 흐름도이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 발명의 일 실시 예에 따른 배터리 팩(1)의 구성을 나타내는 블록도이다.

도 1을 참조하면, 배터리 팩(1)은 배터리(100) 및 배터리 보호회로(200)를 포함한다. 여기서 배터리 보호회로(200)는 충방전 제어 스위치(210), 보호소자(220), 퓨즈 제어회로(230), 배터리 관리부(Battery management system, 이하 'BMS'라고 한다)(240), 리셋 제어회로(250), 단자부(260)를 포함한다.

배터리(100)는 전력을 저장하여 배터리 팩(1)이 장착되는 전자기기에 저장된 전력을 공급한다. 또한 충전기가 배터리 팩(1)에 연결되는 경우 배터리(100)는 외부 전력에 의하여 충전될 수 있다.

배터리 보호회로(200)는 배터리의 충전 및 방전을 제어하며, 배터리 팩(1) 전반적인 동작을 제어한다.

충방전 제어 스위치(210)는 충전 전류 및 방전 전류가 흐르는 대전류 경로 상에 형성되며, 충전 전류 및 방전 전류의 흐름을 제어한다.

보호소자(220)는 대전류 경로를 차단하여 충전 전류 및 방전 전류의 흐름을 영구적으로 차단한다. 보호소자(220)는 충방전 제어 스위치(210)를 제어하여 충전 동작 또는 방전 동작을 차단하였음에도 불구하고 배터리 팩(1)의 이상 상태가 지속될 때 동작시키는 2차 보호 수단일 수 있다. 보호소자(220)로는 퓨즈가 사용될 수 있다.

퓨즈 제어회로(230)는 보호소자(220)가 대전류 경로를 차단하도록 제어하는 회로이다. 퓨즈 제어회로(230)의 동작에 의하여 보호소자(220)가 대전류 경로를 차단하게 된다.

BMS(240)는 배터리(100)의 충전 및 방전 제어, 배터리(100)에 포함된 배터리 셀(110)의 밸런싱 제어 등의 기능을 수행한다. BMS(240)는 배터리(100)의 충전 상태 또는 방전 상태, 배터리 팩(1) 내부의 전류 흐름 상태 등을 모니터링 한다. 또한 BMS(240)는 배터리 셀(110)들 사이의 중간 전압을 측정할 수 있다. BMS(240)는 모니터링 또는 측정 결과에 따라서 배터리 셀(110)의 셀 밸런싱, 배터리(100)의 충전 및 방전을 제어한다.

BMS(240)는 충방전 제어 스위치(210)를 제어하기 위한 충전 제어신호(Sc), 방전 제어신호(Sd)를 생성하며, 퓨즈 제어회로(230)를 제어하기 위한 퓨즈 제어신호(Sf)를 생성한다. 또한 BMS(240)는 BMS(240) 자체의 셧다운 및 리셋 동작을 제어하는 리셋 제어회로(250)를 제어하기 위한 리셋 제어신호(Sr)를 생성한다.

본 실시 예에서는 BMS(240)가 배터리 팩(1) 내의 각 구성을 모두 제어하는 것으로 도시하였으나 이에 한정되는 것은 아니다. 예를 들어, 배터리(100)의 상태를 모니터링 하고, 충방전 제어 스위치(210)의 동작을 제어하는 아날로그 프론트 엔드(미도시)를 더 포함하고, BMS(240)가 아날로그 프론트 엔드를 제어하도록 구성할 수도 있다.

리셋 제어회로(250)는 리셋 제어신호(Sr)에 따라서 BMS(240)의 리셋 동작을 제어한다.

단자부(260)는 배터리 팩(1)과 외부 장치를 연결한다. 여기서 외부 장치는 전자기기 혹은 충전기일 수 있다. 단자부(260)는 양극 단자(261)와 음극 단자(262)를 포함한다. 양극 단자(261)로는 충전 전류가 유입되고 방전 전류가 나간다. 반대로 음극 단자(262)로는 충전 전류가 나가고 방전 전류가 유입된다. 도시하지는 않았으나 단자부(260)는 외부 장치로 데이터를 전송하거나 외부 장치로부터 제어신호를 수신하기 위한 단자를 더 포함할 수 있을 것이다. 또한 도 1에서는 단자부(260)가 한 쌍의 양극 단자(261)와 음극 단자(262)를 포함하는 것으로 도시하고 있으나, 방전을 위한 단자와 충전을 위한 단자가 각각 별도로 구비될 수 있을 것이다.

이하, 배터리 팩(1)의 구체적인 회로 구성을 참조하여 배터리 보호회로(200)의 동작에 대하여 살펴보도록 한다.

도 2는 도 1의 배터리 팩(1)을 구체적으로 도시한 회로도이다.

배터리(100)는 적어도 하나의 배터리 셀(110)을 포함할 수 있다. 배터리 셀(110)은 니켈-카드뮴 전지(nikel-cadmium battery), 납 축전지, 니켈-수소 전지(NiMH: nickel metal hydride battery), 리튬-이온 전지(lithium ion battery), 리튬 폴리머 전지(lithium polymer battery) 등의 충전가능한 이차 전지일 수 있다.

충방전 제어 스위치(210)는 충전 제어 스위치(211) 및 방전 제어 스위치(212)를 포함할 수 있다.

충전 제어 스위치(211)는 충전 제어신호(Sc)에 의하여 충전 전류의 흐름을 제어한다. 충전 제어 스위치(211)는 전계 효과 트랜지스터 FET1과 기생 다이오드 D1을 포함한다. FET1은 양극 단자(261)로부터 배터리(100) 또는 배터리(100)로부터 음극 단자(262)로의 전류 흐름을 제한하도록 접속된다. 즉, FET1을 사용하여 충전 전류가 흐르는 것을 차단한다. 이때, 기생 다이오드 D1을 통하여 방전 전류가 흐를 수 있도록 FET1을 형성한다.

방전 제어 스위치(212)는 방전 제어신호(Sd)에 의하여 방전 전류의 흐름을 제어한다. 방전 제어 스위치(212)는 전계 효과 트랜지스터 FET2와 기생 다이오드 D2를 포함한다. FET2는 음극 단자(262)로부터 배터리(100) 또는 배터리(100)로부터 양극 단자(261)로의 전류 흐름을 제한하도록 접속된다. 즉, FET2를 사용하여 방전 전류가 흐르는 것을 차단한다. 이때, 기생 다이오드 D2를 통하여 충전 전류가 흐를 수 있도록 FET2를 형성한다. FET2의 소스 전극과 드레인 전극의 접속 방향은 FET1의 소스 전극과 드레인 전극의 접속 방향과 반대이다.

충전 제어 스위치(211) 및 방전 제어 스위치(212)는 스위칭 소자로서, 전계 효과 트랜지스터에 한정되는 것은 아니며, 스위칭 기능을 수행하는 다양한 소자가 사용될 수 있다.

보호소자(220)는 대전류 경로를 영구적으로 차단하여 배터리 팩(1)의 재사용을 금지할 수 있다. 이러한 보호소자(220)로서 퓨즈가 사용될 수 있다.

퓨즈는 대전류 경로 상의 충방전 제어 스위치(210)와 단자부(260)의 양극 단자(261) 사이에 형성된다. 퓨즈는 배터리(100)에 이상이 있는 경우 차단되어 충전 전류 또는 방전 전류가 흐르지 못하도록 한다. 퓨즈에 포함되어 있는 저항 R1은 대전류 경로와 그라운드 사이에 연결된다. 저항 R1을 통하여 일정 크기 이상의 전류가 흐르면 저항 R1에서 발생하는 열에 의하여 퓨즈가 녹아 전류의 흐름을 차단하게 된다.

퓨즈 제어회로(230)는 퓨즈에 포함된 저항 R1에 전류가 흐르게 하여 퓨즈가 차단되도록 한다. 퓨즈 제어회로(230)는 퓨즈와 그라운드 사이에 형성되며, BMS(240)로부터 퓨즈 제어신호(Sf)를 인가받아 온 상태가 되며, 이로 인하여 저항 R1에 전류가 흐르게 한다. 퓨즈 제어회로(230)는 전계 효과 트랜지스터 FET3를 포함할 수 있다.

BMS(240)는 전원 단자(VCC), 그라운드 단자(VSS), 충전 제어 단자(CHG), 방전 제어 단자(DCG), 퓨즈 제어 단자(FC) 등을 포함할 수 있다.

전원 단자(VCC)와 그라운드 단자(VSS)에는 전원 전압과 그라운드 전압이 각각 인가된다. 충전 제어 단자(CHG)와 방전 제어 단자(DCG)는 배터리 팩(1)에 이상이 있는 경우, 충전 제어 스위치(211)의 동작을 제어하는 충전 제어신호(Sc) 또는 방전 제어 스위치(212)의 동작을 제어하는 방전 제어신호(Sd)를 출력한다.

퓨즈 제어 단자(FC)는 보호소자(220)가 대전류 경로를 차단하도록 하는 퓨즈 제어신호(Sf)를 출력하여 퓨즈 제어회로(230)에 포함된 FET3의 게이트 전극에 인가한다. FET3은 퓨즈 제어신호(Sf)로서 하이 레벨의 논리 신호를 수신하면 on 상태가 되어 저항 R1에 전류를 흐르게 하며, 이로 인하여 퓨즈가 차단되도록 한다.

도 1에서는 도시하지 않았으나 BMS(240)는 중간 전압을 측정하거나, 충전 상태나 방전 상태 또는 전류의 흐름을 모니터링 하기 위한 단자들을 더 구비할 수 있을 것이다.

한편, 본 실시 예에 따른 BMS(240)는 리셋 단자(RESET), 리셋 방지 단자(/RESET), 리셋 제어 단자(RC)를 포함할 수 있다.

BMS(240)는 리셋 단자(RESET)에 인가되는 전압을 측정하여 BMS(240)의 셧다운 또는 리셋 여부를 결정한다. 리셋 단자(RESET)에 인가되는 전압이 제1 기준치 이하로 내려가는 경우, BMS(240)는 배터리 팩(1)에 이상이 발생한 것으로 판단하여 동작을 중지하고, 셧다운 상태가 된다. 리셋 단자(RESET)는 전원 단자(VCC)와 연결되어 전원 단자(VCC)에 인가되는 전압과 동일한 전압이 인가될 수 있다.

전원 단자(VCC)와 리셋 단자(RESET) 사이에는 전류의 역류를 방지하기 위하여 다이오드 D3가 형성될 수 있다. 또한 리셋 단자(RESET)와 양극 단자(261) 사이에 다이오드 D4가 형성되어 대전류 경로를 통하여 리셋 단자(RESET)에 전압이 인가될 수 있다.

BMS(240)는 리셋 방지 단자(/RESET)에 인가되는 전압을 측정하여 BMS(240)의 리셋을 방지할 것인지 여부를 결정한다. 리셋 방지 단자(/RESET)는 인가되는 전압이 제2 기준치 이상인 경우, 셧다운 상태인 BMS(240)를 다시 기동시킨다. 리셋 방지 단자(/RESET)에 제2 기준치 이상의 전압이 계속 인가되는 경우에는, 리셋 단자(RESET)에 제1 기준치 이하의 전압이 인가되어도 BMS(240)는 셧다운 상태가 되지 않고 동작을 계속하게 된다. 즉, 리셋 방지 단자(/RESET)에 제2 기준치 이상의 전압이 인가되고 있으면, 의도하지 않은 BMS(240)의 리셋 동작을 방지할 수 있게 된다. 여기서 제2 기준치는 제1 기준치와 상이한 값일 수 있다.

리셋 방지 단자(/RESET)와 양극 단자(261) 사이에는 다이오드 D5가 형성되어 대전류 경로를 통하여 리셋 방지 단자(/RESET)에 전압이 인가될 수 있다.

BMS(240)는 리셋 제어신호(Sr)를 생성하여 리셋 제어 단자(RC)를 통하여 리셋 제어회로(250)로 출력하며, 리셋 제어신호(Sr)에 의하여 리셋 단자(RESET)와 리셋 방지 단자(/RESET) 사이를 연결하거나 차단하게 된다.

BMS(240)는 배터리 팩(1)이 정상 상태인 경우에는 의도하지 않은 BMS(240)의 리셋 동작을 방지하기 위하여, 리셋 제어회로(250)가 리셋 단자(RESET)에 인가되는 전압을 리셋 방지 단자(/RESET)로 인가하도록 하는 리셋 제어신호(Sr)를 생성한다.

반대로, BMS(240)는 배터리 팩(1)이 비정상 상태라고 판단하여 BMS(240)를 셧다운 시키려고 하는 경우, 리셋 제어회로(250)가 리셋 단자(RESET)에 인가되는 전압이 리셋 방지 단자(/RESET)로 인가되는 것을 차단하도록 하는 리셋 제어신호(Sr)를 생성한다.

리셋 제어회로(250)는 리셋 제어신호(Sr)에 따라서 BMS(240)의 리셋 동작을 제어하며, 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함할 수 있다.

제1 스위치(SW1)는 제1 전극이 리셋 방지 단자(/RESET)에 연결되고, 제2 전극이 리셋 단자(RESET)에 연결될 수 있다. 또한 제1 스위치(SW1)의 제1 전극과 제어 전극 사이에 저항 R2가 포함될 수 있다. 제1 스위치(SW1)로는 PMOS FET가 사용될 수 있으며, 제1 전극이 드레인 전극, 제2 전극이 소스 전극일 수 있다.

제2 스위치(SW2)는 제1 전극이 제1 스위치(SW1)의 제어 전극에 연결되고, 제2 전극이 그라운드에 연결될 수 있다. 또한 제2 스위치(SW2)의 제어 전극은 리셋 제어 단자(RC)에 연결될 수 있다. 이때, 제2 스위치(SW2)의 제어 전극과 리셋 제어 단자(RC) 사이에는 저항 R3가 포함될 수 있다. 제2 스위치(SW2)로는 NMOS FET가 사용될 수 있으며, 제1 전극이 드레인 전극, 제2 전극이 소스 전극일 수 있다.

이하, 도 3 및 도 4를 참조하여 리셋 제어회로(250)의 동작에 대하여 구체적으로 살펴보도록 한다. 도 3 및 도 4에서는 본 발명의 설명에 필요한 부분만 도시하고, 불필요한 부분은 생략하였다.

도 3은 본 발명의 일 실시 예에 따른 배터리 보호회로(200)의 동작을 개략적으로 나타낸 도면이다. 도 3은 배터리 팩(1)이 정상 상태인 경우를 나타낸다.

도 3을 참조하면, 배터리 팩(1)이 정상 상태일 때, 사용자는 BMS(240)가 의도하지 않게 리셋 되거나 셧다운 되는 것을 원하지 않는다. 따라서 BMS(240)는 리셋 제어신호(Sr)로서 하이 레벨의 논리 신호를 생성하여 출력하며, 출력된 하이 레벨의 리셋 제어신호(Sr)는 제2 스위치(SW2)의 제어 전극에 인가된다.

이때, 제2 스위치(SW2)로 NMOS FET가 사용되는 경우, 제어 전극과 소스 전극인 제2 전극 사이의 전압이 문턱 전압 이상이 되며, 제2 스위치(SW2)가 on 상태가 된다. 제2 스위치(SW2)가 on 상태가 되면 제2 스위치(SW2)의 드레인 전극인 제1 전극을 통하여 제1 스위치(SW1)의 제어 전극에 그라운드 전압이 인가된다.

제1 스위치(SW1)로 PMOS FET가 사용되는 경우, 제어 전극과 소스 전극인 제2 전극 사이의 전압의 절대값이 문턱 전압 이상이 되며, 제1 스위치(SW1)가 on 상태가 된다. 이로 인하여 리셋 단자(RESET)와 리셋 방지 단자(/RESET)가 연결되며, 리셋 단자(RESET)에 인가되는 전압이 리셋 방지 단자(/RESET)에 인가된다.

일반적으로, 배터리 팩(1)에 정전기나 서지 전류 등이 발생하는 경우, 리셋 단자(RESET)에 인가되는 전압의 크기가 흔들리게 되며, 전압이 일시적으로 제1 기준치 이하로 내려가 BMS(240)가 의도하지 않게 셧다운 된다. 그리고 BMS(240)는 이와 동시에 방전 제어 스위치(212)를 off시켜 방전 경로를 차단하여 배터리(100)의 전압이 리셋 방지 단자(/RESET)로 인가되는 것을 방지한다. 따라서 BMS(240)를 다시 기동시키기 위해서는 단자부(260)에 충전기를 연결하여 외부 전압이 대전류 경로를 통하여 리셋 방지 단자(/RESET)로 인가되도록 하여야 했다.

그러나 상기와 같이, 리셋 단자(RESET)와 리셋 방지 단자(/RESET)를 리셋 제어회로(250)의 제어에 의하여 연결시킴으로 인하여 BMS(240)의 의도하지 않은 셧다운 또는 리셋 동작을 방지할 수 있게 된다.

도 4는 본 발명의 다른 실시 예에 따른 배터리 보호회로(200)의 동작을 개략적으로 나타낸 도면이다. 도 4는 배터리 팩(1)이 비정상 상태인 경우를 나타낸다.

도 4를 참조하면, 배터리 팩(1)이 비정상 상태일 때, 예를 들어 발열이 심할 때에는, BMS(240)가 셧다운 되어 충전이나 방전 동작을 중지하여야 한다. 따라서 BMS(240)는 리셋 제어신호(Sr)로서 로우 레벨의 논리 신호를 생성하여 출력하며, 출력된 로우 레벨의 리셋 제어신호(Sr)는 제2 스위치(SW2)의 제어 전극에 인가된다.

이때, 제2 스위치(SW2)로 NMOS FET가 사용되는 경우, 제어 전극과 소스 전극인 제2 전극 사이의 전압이 문턱 전압 미만이 되며, 제2 스위치(SW2)가 off 상태가 된다. 제2 스위치(SW2)가 off 상태가 되면 제2 스위치(SW2)의 드레인 전극인 제1 전극을 통하여 제1 스위치(SW1)의 제어 전극에 그라운드 전압이 인가된다.

제1 스위치(SW1)로 PMOS FET가 사용되는 경우, 제어 전극과 소스 전극인 제2 전극 사이의 전압의 절대값이 문턱 전압 미만이 되며, 제1 스위치(SW1)가 off 상태가 된다. 이로 인하여 리셋 단자(RESET)와 리셋 방지 단자(/RESET) 사이의 연결이 차단된다.

한편, 배터리 팩(1)이 비정상 상태일 때에는 BMS(240)는 방전 제어 단자(DCG)를 통하여 방전 제어 스위치(212)를 off 시키는 방전 제어신호(Sd)를 출력하여 배터리(100)로부터 양극 단자(261)로의 대전류 경로를 차단하여 배터리(100)의 전압이 리셋 방지 단자(/RESET)에 인가되는 것을 방지한다.

상기와 같이, 리셋 단자(RESET)와 리셋 방지 단자(/RESET)를 리셋 제어회로(250)의 제어에 의하여 차단시킴으로 인하여 BMS(240)의 셧다운 또는 리셋 동작이 필요할 때에 BMS(240)를 셧다운 또는 리셋시킬 수 있게 된다.

도 5는 본 발명의 일 실시 예에 따른 배터리 보호회로(200)의 제어방법을 나타내는 흐름도이다.

도 5를 참조하면, BMS(240)는 배터리(100)의 전압이나 배터리 팩(1) 내의 전류 등을 모니터링하고(S1), 모니터링 결과에 기초하여 배터리(100) 또는 BMS(240)가 정상 상태인지를 판단한다(S2).

배터리(100) 또는 BMS(240)가 정상 상태인 경우, BMS(240)의 리셋을 방지하는 리셋 제어신호(Sr)를 생성하고(S3), 생성한 리셋 제어신호(Sr)를 리셋 제어회로(250)에 인가한다(S4).

인가된 리셋 제어신호(Sr)에 의하여 리셋 제어회로(250)는 리셋 단자(RESET)와 리셋 방지 단자(/RESET)를 연결하여 양 단자에 동일한 전압이 인가되도록 한다(S5).

한편, S2 단계에서 배터리(100) 또는 BMS(240)가 비정상 상태라고 판단한 경우에는, 방전 제어 스위치(212)를 off 시키는 방전 제어신호(Sd)를 방전 제어 스위치(212)에 인가하여 방전 제어 스위치(212)를 개방한다(S6).

그리고, BMS(240)를 리셋시킬 수 있는 리셋 제어신호(Sr)를 생성하고(S7), 생성한 리셋 제어신호(Sr)를 리셋 제어회로(250)에 인가한다(S8).

인가된 리셋 제어신호(Sr)에 의하여 리셋 제어회로(250)는 리셋 단자(RESET)와 리셋 방지 단자(/RESET)의 연결을 차단하게 되며, 이로 인하여 BMS(240)가 셧다운 될 수 있도록 한다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

1 배터리 팩
100 배터리
200 배터리 보호회로
210 충방전 제어 스위치
220 보호소자
230 퓨즈 제어회로2
240 배터리 관리부(BMS)
250 리셋 제어회로
260 단자부

Claims (14)

1. 배터리의 충전 및 방전을 제어하는 배터리 관리부; 및
   상기 배터리 관리부의 리셋 동작을 제어하는 리셋 제어회로;를 포함하며,
   상기 배터리 관리부는,
   리셋 여부를 결정하는 제1 전압이 인가되는 리셋 단자; 및
   상기 배터리 관리부의 리셋의 방지 여부를 결정하는 제2 전압이 인가되는 리셋 방지 단자;를 포함하며,
   상기 리셋 제어회로는 상기 리셋 단자와 상기 리셋 방지 단자 사이에 연결되어 상기 제1 전압의 상기 리셋 방지 단자로의 인가를 제어하는, 배터리 보호회로.

2. 제1항에 있어서,
   상기 리셋 제어회로는 상기 배터리 관리부가 정상 상태일 때, 상기 리셋 단자와 상기 리셋 방지 단자를 연결하는, 배터리 보호회로.

3. 제1항에 있어서,
   상기 리셋 제어회로는,
   상기 리셋 단자에 연결되는 제1 전극, 상기 리셋 방지 단자에 연결되는 제2 전극, 및 제어 전극,을 포함하는 제1 트랜지스터; 및
   상기 제1 트랜지스터의 제어 전극에 연결되는 제1 전극, 그라운드에 연결되는 제2 전극, 및 리셋 제어신호가 인가되는 제어 전극,을 포함하는 제2 트랜지스터;를 포함하는, 배터리 보호회로.

4. 제3항에 있어서,
   상기 배터리 관리부는 상기 리셋 제어신호를 출력하는 리셋 제어단자를 더 포함하며,
   상기 리셋 제어단자는 상기 제2 트랜지스터의 제어 전극과 연결되는, 배터리 보호회로.

5. 제3항에 있어서,
   상기 제1 트랜지스터는 PMOS 트랜지스터이며, 상기 제2 트랜지스터는 NMOS 트랜지스터인, 배터리 보호회로.

6. 제5항에 있어서,
   상기 배터리 관리부는,
   상기 배터리 관리부가 정상 상태일 때, 상기 리셋 제어신호로서 하이 레벨 논리 신호를 생성하고,
   상기 배터리 관리부가 비정상 상태일 때, 상기 리셋 제어신호로서 로우 레벨 논리 신호를 생성하는, 배터리 보호회로.

7. 배터리의 충전 및 방전을 제어하는 배터리 관리부; 및
   상기 배터리 관리부의 리셋 동작을 제어하는 리셋 제어회로;를 포함하며,
   상기 배터리 관리부는,
   상기 배터리 관리부의 리셋의 방지 여부를 결정하는 제1 전압이 인가되는 리셋 방지 단자; 및
   상기 배터리 관리부의 리셋을 제어하는 리셋 제어신호를 출력하는 리셋 제어단자;를 포함하며,
   상기 리셋 제어회로는 상기 리셋 제어신호에 따라서 상기 리셋 방지 단자로의 전압 인가를 제어하는, 배터리 보호회로.

8. 제7항에 있어서,
   상기 배터리 관리부는 리셋 여부를 결정하는 제2 전압이 인가되는 리셋 단자를 더 포함하며,
   상기 리셋 제어회로는 상기 리셋 제어신호에 따라서 상기 제2 전압의 상기 리셋 방지 단자로의 인가를 제어하는, 배터리 보호회로.

9. 제8항에 있어서,
   상기 리셋 제어회로는,
   상기 리셋 단자에 연결되는 제1 전극, 상기 리셋 방지 단자에 연결되는 제2 전극, 및 제어 전극,을 포함하는 제1 트랜지스터; 및
   상기 제1 트랜지스터의 제어 전극에 연결되는 제1 전극, 그라운드에 연결되는 제2 전극, 및 상기 리셋 제어단자와 연결되는 제어 전극,을 포함하는 제2 트랜지스터;를 포함하는, 배터리 보호회로.

10. 제9항에 있어서,
    상기 제1 트랜지스터는 PMOS 트랜지스터이며, 상기 제2 트랜지스터는 NMOS 트랜지스터인, 배터리 보호회로.

11. 제10항에 있어서,
    상기 배터리 관리부는,
    상기 배터리 관리부가 정상 상태일 때, 상기 리셋 제어신호로서 하이 레벨 논리 신호를 생성하고,
    상기 배터리 관리부가 비정상 상태일 때, 상기 리셋 제어신호로서 로우 레벨 논리 신호를 생성하는, 배터리 보호회로.

12. 배터리의 충전 및 방전을 제어하는 배터리 관리부와, 상기 배터리 관리부의 리셋 동작을 제어하는 리셋 제어회로를 포함하는 배터리 보호회로의 제어방법으로서,
    상기 배터리 관리부가 정상 상태일 때, 상기 배터리 관리부에 인가되어 리셋 여부를 결정하데 사용되는 제1 전압을, 상기 리셋 제어회로를 통하여 상기 배터리 관리부의 리셋을 방지하는 리셋 방지 단자에 인가하는, 배터리 보호회로의 제어방법.

13. 제12항에 있어서,
    상기 배터리 관리부가 비정상 상태일 때, 상기 리셋 제어회로는 상기 리셋 방지 단자로 인가되는 상기 제1 전압을 차단하는, 배터리 보호회로의 제어방법.

14. 제13항에 있어서,
    상기 배터리 관리부는 상기 배터리로부터 외부로 전력을 방전하는 방전 경로를 차단하는, 배터리 보호회로의 제어방법.

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